come calcolare input output ritardo

[Farouk]

Attualmente ho la progettazione di una conversione di protocollo con X / ilinx FPGA alcuni segnali la necessità di passare attraverso il chip FPGA e gli altri possono essere collegati dirctly, sto preoccupare l'intervallo di tempo tra i segnali che passa attraverso FPGA e quelli diretti e mi dovrebbero rilasciare al progettazione PCB ora come prendere lungo periodo di tornare.La mia domanda è
1 - Devo passare tutti i segnali attraverso FPGA anche senza elaborazione sarà don su di esso?
2 - Come posso calcolare il ritardo tra l'input e l'output corrispondente?
3 - Come posso mnimize il ritardo per i segnali unproccessed?shuold vado attraverso editor FPGA per assegnare manualmente l'I / O pastiglie per questo i segnali o posso guid il sintetizzatore attraverso il codice VHDL e vincoli file?

 

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Questo non è un problema facile come sembra.Cercherò di dare il mio 2 centesimi:
Generalmente si ha un interesse proprio qui.Passando attraverso tutti i segnali FPGA aggiungerà un ritardo nel ciclo.Essa può essere superiore a 10ns a seconda del grado di FPGA e il layout.Se l'originale segnalazione è synchrous e hanno bisogno di feed back da altra estremità, questo componente aggiuntivo in ritardo può violare il tempo di setup.
In modo da avere per assicurarsi che il componente aggiuntivo in ritardo è accettabile.
Quindi la mia risposta alla tua domanda è la seguente:

1.Dipende dal vostro protocollo di segnalazione e il ritardo nel far passare attraverso FPGA.
2.È possibile effettuare un semplice programma, solo per passare il segnale.E ne fanno un luogo e percorso, poi uno sguardo alla relazione di temporizzazione.Da lì è possibile ottenere informazioni più accurate di ritardo.
3.Per assegnare pastiglie IO, file UCF è sufficiente per farlo.La sintassi è
NET sig_name LOC = "pad_name";

Spero che questo utile!

saluti

 

[Farouk]

per quanto riguarda utilizzando l'attributo LOC per assegnare un pin I / O sarà solo assegnare la porta ma non aggiungere vincoli alla logica che guida il pad per il più vicino possibile al porto per ridurre al minimo il ritardo, c'è un ulteriore constriants applicata la logica dell'unità del porto?

 

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Come si limitano ad attraversare il segnale, si consumano solo risorse di routing.E non credo che possiamo contraint di utilizzare una risorsa specifica di routing.Ma se si vuole vincolo la logica (possono essere mappati CLB), forse 'AREA_GROUP' può essere utilizzato.

Per ridurre al minimo pad per ritardare pad, è possibile utilizzare inpad a vincolo outpad.

http://toolbox.xilinx.com/docsan/xilinx4/data/docs/cgd/i8.html # 1024597