codice VHDL per la separazione di dati seriali

[Rajnikanth]

 dati seriali e 50 areinputs Mhz di clock fpga.The primi 4 byte di dati sono "FF", questo indica di partenza del I data.now necessità di separare 6 byte, 10 byte e inviarlo serialmente out.can qualsiasi uno darmi il codice per questo. [/ b]

 

[childs72]

Quote:

dati seriali e 50 areinputs Mhz di clock fpga.The primi 4 byte di dati sono "FF", questo indica di partenza del I data.now necessità di separare 6 byte, 10 byte e inviarlo seriale out.