clock PLL skip

[kinysh]

stiamo utilizzando un PLL on-chip.
12M input, output 96MHz, ci dividiamo per 4 e l'output verso il pad,

quando abbiamo monitorare il pad,
A volte il analyzier logica verrà visualizzato un frequcecy min di 12MHz.
ci vogliono circa 1-2 minuti.

Come è potuto accadere in un design PLL.

 

[flatulenti]

Potrebbe essere un problema di strumentazione causati dal vostro analizzatore di logica.Provare esaminando il pad con un ambito di archiviazione digitale e la ricerca di livelli di tensione impreviste e larghezza di impulso.I nuovi oscilloscopi Tektronix può essere impostato per il trigger sui impulsi sotto taglia o di grandi dimensioni.

 

[kinysh]

Sì, ho anche dubbi sul fatto che, cercherò di non capirlo domani.

Ma che cosa strana è a misura di una uscita 45MHz è meglio di una 22.5Mhz.
I Monitore 45MHz minuti severial, non problema.
22.5Mhz avrà problemi con facilità nello stesso periodo.

bests
kinysh

 

[Nessuno]

un certo guadagno AMP nel circuito di diventare troppo alto in gamma bassa frequenza e di conseguenza in oscilation spurie.

 

[kinysh]

Grazie, tutti i
il campo di applicazione stupidi commettono l'errore.

ma dopo che ho ancora qualche jitter PLL po ', circa> 1 ns

bests
qysheng