clk divisore: help me?

[Niks]

qualcuno mi può dire come dividere orologio da 4,5 con duty cycle 50%, con importo minimo di HW / flops
Niks

 

[Tornado]

Hi Niks, qual è la sua frequenza di clock?

Tornado
Ultimo a cura di Tornado il 29 maggio 2003 12:52, edited 1 volta in totale

 

[maestor]

Si può moltiplicare per 2 e poi dividere per 9.

1) moltiplicare per 2, l'uso di una DLL (DCM) in una parte Xilinx
2) dal 9 Divide, l'uso due volte 1 / 3 divisori in cascata:

Per dividere per 3 con duty cycle 50% è necessario:
2FFs e alcune porte, non vi è un app in Xilinx su come fare un divisore da 3, in un CLB (2FFs e una LUT per alcuni vecchi Xilinx famiglie), per la ricerca, magari è ancora lì.

Quindi, con: 1 DLL 4FFs 2 LUT avete un divisore 4,5.
Non ho mai testato o provato ma dovrebbe funzionare.

Se avete bisogno di dividere il circuito da 3, mi dia una googling gridare, ma si dovrebbe essere in grado di trovarlo.

Saluti,

 

[eda_wiz]

HI
questo CUD essere utile per voi

www.xilinx.com/xcell/xl33/xl33_30.pdf

Rgds

 

[elcielo]

Divider IC

http://www.icst.com/

http://www.pericom.com/

 

[Rus]

dipende dal vostro sua frequenza di clock e l'hardware che si desidera utilizzare

 

[Jimi2003]

Quando la frequenza è alta, il ciclo potrebbe essere lontano dal 50%, si prega di essere attentamente!