M
mr_chip
Guest
Ciao a tutti,
Da quello che vedo in diversi disegni PLL, tipico N-divisore di clock di uscita (come pure nel caso in cui l'orologio di riferimento è diviso in R da contrastare quarzi) ha un ciclo di ca.20-25%.Qual
è l'idea alla base?
L'unica cosa che che mi viene in mente è che lo spettro delle differenze rispetto al 50% del ciclo di dovere, forse questo aiuta contro indesiderati miscelazione, cioè attraverso il substrato perdite
ecc Ma quando guardo FFTs di orologi con il 20% e 50%
di cicli dyty , che non sembra così semplice per me ..
Da quello che vedo in diversi disegni PLL, tipico N-divisore di clock di uscita (come pure nel caso in cui l'orologio di riferimento è diviso in R da contrastare quarzi) ha un ciclo di ca.20-25%.Qual
è l'idea alla base?
L'unica cosa che che mi viene in mente è che lo spettro delle differenze rispetto al 50% del ciclo di dovere, forse questo aiuta contro indesiderati miscelazione, cioè attraverso il substrato perdite
ecc Ma quando guardo FFTs di orologi con il 20% e 50%
di cicli dyty , che non sembra così semplice per me ..