F
fiori
Guest
Salve,
Ho incontrato qualche problema durante l'utilizzo di Chipscope con synplify 7.2.1.
qui è la mia procedura:
1) Uso di generatore genera icona & ila
2) Inserire al mio codice Verilog (/ * syn_black_box ... * / è esistita)
3) Sintesi ==> successo
4) Avviare ISE, Aggiungi fonte (Il mio disegno icon.edn ila.edn ila.cdc)
5) Il mio progetto di sintesi
Ma ho ricevuto messaggio che non vi è alcuna ila / icona nel mio disegno.
Potreste darmi qualche consiglio?
Synplify: 7.2.1 (RH8.0)
ISE: 5.2isp3 (Win2000)
ChipScope: 5.2i (Win2000)
saluti
fiori
Ho incontrato qualche problema durante l'utilizzo di Chipscope con synplify 7.2.1.
qui è la mia procedura:
1) Uso di generatore genera icona & ila
2) Inserire al mio codice Verilog (/ * syn_black_box ... * / è esistita)
3) Sintesi ==> successo
4) Avviare ISE, Aggiungi fonte (Il mio disegno icon.edn ila.edn ila.cdc)
5) Il mio progetto di sintesi
Ma ho ricevuto messaggio che non vi è alcuna ila / icona nel mio disegno.
Potreste darmi qualche consiglio?
Synplify: 7.2.1 (RH8.0)
ISE: 5.2isp3 (Win2000)
ChipScope: 5.2i (Win2000)
saluti
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