chiedere di riferimento per la progettazione di layout transistor CMOS RF

[rficlover]

Attualmente sto facendo il design attuale VCO fame, che è in corso una serie di inverter controllato.
Io uso 2.5u dito larghezza.
Il layout attuale transistor rendere la cella non compatta, e le interconnessioni tra le cellule di ritardo sono due lunghi.
Vorrei sapere come progettare il layout dei transistor e come metterli al fine di accorciare la distanza di interconnessione, in modo che il parassita sarà più basso.
ringrazia tutti.

 

[arno_a_boy]

Ci sono software utili ed efficaci, che sta progettando il layout CMOS dalla considerazione di tutte le u punti citati.layout con il posizionamento migliore e più efficiente di routing.hspice ha come progettista layout automatico, ma non molto grafica.
Ho usato Protel e ORCAD in una certa misura, ma hspice ha più opzioni.

 

[rficlover]

Attualmente sto usando Cadence IC.Io non so come generare layout da schematico.
Gli altri mi ha detto che devo disegnare il transistor e il luogo di loro e collegarli uno per uno.E sto seguendo il consiglio.
Tuttavia, sono ancora in mancanza di competenze layout, e non sanno come transistor layout in modo efficiente e compatto.
I libri su layout danno alcuni indizi, però, non è facile da imparare velocemente le note dei libri di spessore
Quindi vorrei semplicemente seguire la progettazione di alcuni tra quelli più esperti.

 

[nxing]

La maggior parte del know-how sono a provenire da esperienza.
Forse si possono trovare alcuni materiali della grande azienda piaccia o ADI internamente.Il best-rated di prenotare RightNow layout è "The Art of Analog layout"

 

[chinito]

guarda come hai problemi di interconnessione da parassiti.Odio dire questo, ma non riesci a trovare un libro che ti insegnano queste cose.E 'una funzione del tempo.Ho usato per **** a disposizione me stesso, ma con il tempo sono stata meglio.Ho avuto molto tempo per imparare, perché il mio senso geometrico è veramente male.Se posso imparare con il tempo, così si può.Solo continuare a provare diversi modi e estrarli e trovare in che modo è possibile salvare aF pochi caps parassiti!

 

[beabroad]

Trovo che la funzione estratto del Virtuoso non può estrarre i parassiti di R e C allo stesso tempo, anche non si può estrarre la L.
Vorrei sapere come si estrae il parassiti completo, comprese le linee di interconnessione in metallo (che dovrebbe essere trattata come linea di trasmissione).

 

[kisspig_84630]

bisogno, grazie!

 

[jecyhale]

rficlover ha scritto:

Attualmente sto facendo il design attuale VCO fame, che è in corso una serie di inverter controllato.

Io uso 2.5u dito larghezza.

Il layout attuale transistor rendere la cella non compatta, e le interconnessioni tra le cellule di ritardo sono due lunghi.

Vorrei sapere come progettare il layout dei transistor e come metterli al fine di accorciare la distanza di interconnessione, in modo che il parassita sarà più basso.

ringrazia tutti.

 

[jbeniston]

rficlover ha scritto:

Attualmente sto usando Cadence IC.
Io non so come generare layout da schematico.