P
pompiere
Guest
Qualcuno potrebbe dirmi come fare Gate Simulazione livello?Grazie
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T
tenebre
Guest
Simulazione livello Gate simula un ASIC / FPGA progetto, dopo la sintesi logica.Si può simulare un sistema di considerare ritardo cancello senza considerare wiring delay.
A
alledauser
Guest
Effettuare la sintesi e la collocazione / routing passi (Fondazione / Alleanza o qu (a) RTU), sostituire il file di progettazione di livello superiore nel vostro banco di lavoro RTL con quello generato dallo strumento di attuazione (Fondazione / Alleanza o qu (a) RTU).Potrebbe essere necessario fare alcune modifiche in particolare per l'inizializzazione.
saluti
saluti