carica pompa PLL post simulazione

[asdfjkl99]

ho progettato una CPPLL con lo SMIC 018um, l'uscita è di 480MHz.Ho usato l'anello per l'oscillatore VCO.Quando ha fatto il post-layout di simulazione del VCO, ho trovato il risultato di essa è molto diversa, con il risultato di pre-configurazione di simulazione.come nel caso in cui l'ingresso del VCO è 1.3v, la frequenza di uscita è nella fase di post-300M e 500M sim in pre-sim.Questo è OK?

 

[butterfish]

Se non hai estiamte / aggiungere il paracitical RC durante la pre-disposizione di simulazione,
Naturalmente si ha maggiore frequenza di post-simulazione.

 

[asdfjkl99]

Grazie per la vostra risposta.Ma la differenza è troppo grande.il tempo di ritardo per ritardo di cellule del VCO è cambiata da 2NS a 3.3ns.

 

[armixic]

di solito il Ring VCO tuning guadagno molto elevato, il che significa che è sensibile a qualsiasi variazione lungo la linea di controllo e GMcell gm cambiamento.Inoltre, il layout decisamente parassitarie possono causare il 20% della frequenza VCO centro cambiamento.

 

[asdfjkl99]

la ringrazio per il vostro aiuto.Ma ho trovato anche il Kvco passa da 740 a 330, che causano il controllo della tensione del VCO cambiare una partita.devo cambiare il Kvco più grande?Grazie.

 

[kittykat4]

questa è una discussione interessante ..la ringrazio per la condivisione

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simulazione di assicurazione vita

 

[strennor]

salve,

ritardo che si è 2NS per cella?si desidera 500MHz?potete mettere il vostro schema qui?