Camera di progettazione Clock

M

master_picengineer

Guest
Hi ogni corpo,
Per favore qualcuno può dirmi come progettare dispositivi doppia frequenza di clock (sintetizzabili) in VHDL.
Grazie in anticipo.

 
c'è una parte di quella in: Una guida pratica per VHDL Design
it's a discutere i pro ei contro di doppio-clocking bordo
Non ho trovato il libro qui ... se qualcuno ha un link diretto ad esso per il download ... ho bisogno come un Softcopy

 
Cercherò di trovarlo.

Thanks a lot et 3idek, Selma Mabrouk.

Saluti,
Master_PicEngineer.

 
Salut,

Tu viens de l'Afrique du Nord, n'est ce pas?

Eidak Mabrouk toi aussi

Amicalement,
Salma

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Molto Felice" border="0" />NB: C'est pas Salma Selma!

 
Et Ben Oui, tu l'as Devine.

Moi je devine nom de ton, que tu est Egyptienne.
Chez nous il prononcé Selma.J'ai pas fait lorsque l'attenzione car je redige comme je fait si j'était salire sul treno de parler.Je suis vraiment navré.
Je souhaite te 3id Mabrouk et kol 3em wenti b5ir.
La tradizione comme l'exige, je cadeau pour un t'offre occasione CET.
(3 punti mi ha aiutato).

Cordialement,
Master_PicEngineer

 
Merci beaucoup pour ton cadeau, c'est très gentil de ta parte

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Molto Felice" border="0" />Tu come devine bien ... je suis absolument Egyptienne
C'est pas grave pour ce truc d'orthographe
Pour Eid, je t'envoie biscotti des

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

~ ~ ~ ~ BISCOTTI ~ ~ ~ ~LOL

Bonne journée,
Salma

 
Ciao a tutti ..

Mio caro amico ... Non è possibile controllare il bordo di due orologi per l'assegnazione di un segnale.Strumenti CAD che permettono wont.

Grazie

 
N. vlsi_freak,
Compilatore design Synopsys clocking per esempio il supporto dual.
4 all,
Sto ancora cercando il libro.Per favore, se qualcuno ha il libro, la quota di esso.

Grazie.

 

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