Buffer tra i porti di ingresso toplevel e I / O PADcells.

[sunilbudumuru]

Ciao tutti,

Come un disegno con i buffer tra i porti di ingresso toplevel e I / O PADcells effetti il design.Fondamentalmente, pls fatemi sapere se è una buona pratica di aggiungere i buffer tra i porti toplevel di ingresso e di I / O PADcells?

Il disegno (fornito dal cliente) come questo, dopo la sintesi

Modulo di XXXX (DQ, DR_STRN, .....);

input [125:0] DR_STRN;
uscita DQ;
.
.
BUF4X U1 (. DR_STRN A ([0]),. Z (N1));
BUF4X U2 (. A (n1]),. Z (n2));
BUF4X U2 (. DR_STRN A ([1]),. Z (N3));
...
...
/ / / / IOPAD CELL /////////
QCSSTL182SE_065U U_A2 (. PAD (N2),. X (N10));
...
...
endmodule

La ragione per cui da parte del cliente su questi buffer è di evitare violazioni dei tempi.Credo, può aggiungere buffer a dire, "N10" (dall'alto) al posto di "DR_STRN [0]".

Per lo scenario di cui sopra, si prega di fornire i tuoi commenti esperienza / suggerimenti.

Saluti,
Sunil Budumuru.