bisogno di un semplice codice sorgente

[farrokhiyan]

Ciao a tutti,
Sono un principiante in VHDL.Ho bisogno di un semplice codice sorgente per il digitale in VHDL integratore che è synthesizable su FPGA.mi potete aiutare?

tnx.

 

[FVM]

Codice:

libreria IEEE;

ieee.std_logic_1164.all uso;

ieee.numeric_std.all uso;entità è signed_integ

generico

(

DATA_WIDTH: naturale: = 8

);

porto

(

clk: in std_logic;

reset: in std_logic;

R: In firmato ((DATA_WIDTH-1) downto 0);

risultato: firmato tampone ((DATA_WIDTH-1) downto 0)

);

fine entità;architettura di RTL è signed_integ

iniziare

processo (clk, reset)

iniziare

se reset ='1 ', quindi

risultato <= (altri =>'0 ');

elsif rising_edge (clk), poi

risultato <= risultato a;

end if;

fine processo;

fine rtl;