A
aapatel374
Guest
Ho completato la mia simulazione funzionale del mio progetto nel modulo alteras.but i don `t know how simulazione tempi aveva fatto per lo stesso modulo in ltera @.uno può aiutarmi?si prega di ...........
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D
devas
Guest
Salve,
Compili il vostro disegno in Altera netlist e generare un file di output e la tempistica con produzione> Inizio> Inizio EDA netlist scrittore.
Sostituisci il tuo HDL file generato netlist file (. Vo o. VHO) e specificare il file generato sdf (. SDO) per simulare le informazioni con i tempi.
Devas
Compili il vostro disegno in Altera netlist e generare un file di output e la tempistica con produzione> Inizio> Inizio EDA netlist scrittore.
Sostituisci il tuo HDL file generato netlist file (. Vo o. VHO) e specificare il file generato sdf (. SDO) per simulare le informazioni con i tempi.
Devas
A
aapatel374
Guest
thank u very much devasAggiunto dopo 8 minuti:"Sostituisci il tuo HDL file generato netlist file (. Vo o. VHO) e specificare il file generato sdf (. SDO) per simulare con tempi".
Io non sono gettiong it.up a eda netlist scrittore i hed complited.
Io non sono gettiong it.up a eda netlist scrittore i hed complited.
H
hareeshravi
Guest
Salve,
Come lei ha creato la netlist, ora mantenere questo come il nuovo design e dei mangimi anche il ritardo di file.Ora è possibile simulare.
Come lei ha creato la netlist, ora mantenere questo come il nuovo design e dei mangimi anche il ritardo di file.Ora è possibile simulare.
A
aapatel374
Guest
Mi dispiace, ma non riesce ad ottenere nulla.Come posso fare questo?