J
jerins
Guest
Hai voglio generare un segnale per 2 cicli di clock. e la generazione del segnale dovrebbe iniziare con strob indirizzo Wen andando a basso .... voglio anche a ritardare un segnale di ingresso ritardato per 1 ciclo di clock (solo in ritardo non dovrebbe accorciare).uno può scrivere il codice VHDL per questo ....... ottenere 100 punti
grazie
grazie