Benchmark sintesi?

[Davorin]

Come faccio a sapere da una fonte VHDL se è oggetto di un chip o di analisi comparativa?

qu (a) rtus mi dà:

"Errore: Design è stato sintetizzato in una modalità di benchmarking.
N. programmazione verrà generato il file."

E "aiutare" non è utile a me (o;

"AZIONE: Per generare i file di programmazione, è necessario modificare il progetto in modo che l'analisi
e di sintesi può essere effettuata con successo. Fare riferimento alla precedente sintesi messaggi per ulteriori informazioni."Che cosa modificare?(o;