I
ifarmer
Guest
Mi domando come l'FPGA realizzare, non nel software ma di hardware, la funzione di 'basso tasso di skew' e 'programmabile I / O in corso'.
Immagino che, per la funzione di basso tasso di skew, FPGA aggiunge un carico capacitivo sul cancello del buffer di output, per i programmabili / O in corso, parallelamente FPGA collega buffer diversi.
So che la mia idea è piuttosto ingenuo.Chiunque può dare la verità o figurativo materal in dettaglio.Grazie.
Saluti
Ifarmer
Immagino che, per la funzione di basso tasso di skew, FPGA aggiunge un carico capacitivo sul cancello del buffer di output, per i programmabili / O in corso, parallelamente FPGA collega buffer diversi.
So che la mia idea è piuttosto ingenuo.Chiunque può dare la verità o figurativo materal in dettaglio.Grazie.
Saluti
Ifarmer