base ques Verilog.

[vinod_g]

Hai
In VHDL, se per avere una serie di registri che dobbiamo definire
reg [2:0] [12:0] (come array multi dimensionali.
qui posso fare riferimento, come reg [2 ]...............
Qual è il codice di equivalenza in Verilog
Ho scritto come [15:0] dati [2:0 ]..........Posso scrivere i dati [5], di sottoporre i dati registrati

 

[shiv_emf]

Hey [15:0] dati [2:0] ..
in questo codice Verilog si riferisce a 3 registri a 16 bit di larghezza ...
data [5], è illegale in quanto non esiste un registro 6!
in dati generali [indirizzo], questo viene utilizzato per la memoria dei dati di accesso!

 

[xuanzhu]

in Verilog è possibile definire una variabile di leccare registro reg [2:0] temp, e usare questa variabile per scorrere gli array, per esempio
for (integer i = 0; i <array.size; i )
iniziare
reg = temp ;
if (temp == xxx)
iniziare
/ / valore temp uso
yyy;
fine
fine

 

[vinod_g]

Hai tutte le
grazie per la risposta
per esempio se io definisco un registro di [7] memoria [2], una memoria di 8 bit con memoria [0], meory [2 ]...... alla memoria [7]. Ora, se io assegnare come
memoria [0] <= data_in, ora qui il mio dubbio è se data_in è memorizzato nella memoria di bit LSB (solo) o nella memoria [0] denominato registro.In VHDL possiamo facilmente differntiate con nome e registrare vettore di bit, ma come nel caso di VerilogAggiunto dopo 3 minuti:shiv_emf ha scritto:

Hey [15:0] dati [2:0] ..

in questo codice Verilog si riferisce a 3 registri a 16 bit di larghezza ...

data [5], è illegale in quanto non esiste un registro 6!

in dati generali [indirizzo], questo viene utilizzato per la memoria dei dati di accesso!

 

[echo47]

La dichiarazione "reg [7] memoria [2]" sarebbe un errore di sintassi perché non hanno specificato gli intervalli.

"reg [7:0] memoria [0:2]" dichiara tre registri (numerate da 0 a 2) contenenti ciascuno otto bit (numerati da 7 a 0).
Dopo averlo fatto,
"La memoria [2]" si riferisce a tutti gli otto bit del registro 2.
"La memoria [2] [5]" si riferisce a bit 5 del registro 2.
"La memoria [1] [6,2]" si riferisce a pezzi da 6 a 2 di registro 1.

 

[VLSI Banker]

Dichiarazione di un array in Verilog è:

reg [V-1: 0] arr [A-1: 0]

dove v è la lunghezza del vettore abbiamo bisogno.
uno è il no.delle sedi, ciascuna di larghezza 'V'.

Adesso,
1)

reg [1:0] vec; significa 'vec' è un vettore di 2 bit wide
o
memoria con una posizione 2 bit.

2)

reg [1:0] arr [2:0]; arr significa '' è una memoria con 3 sedi (2 downto 0),
ciascuna delle 2 di larghezza.

 

[yasser_shoukry]

Spiacente, ma la tua domanda è vaga in qualche modo, si può inviare il codice Verilog in modo che possiamo rispondere alla tua domanda?

Saluti,
Yasser

 

[samuraign]

Ciao Vinod_g,
se trattasi u è
reg [6:0] mem [0:1];

poi due memorie di 7bit ci sono,
When U assegnare mem [0] = data_in
Credo data_in è un 7bit memorizzato in mem [0];

 

[shiv_emf]

Mi auguro hey suo chiaro ora ...

reg dati [2:0]
questo dato significa che ogni 3 registri di 1 bit!

 

[dsairajkiran]

grazie