banco di prova per la lettura da un file esterno sul VHDL

[oscarodrigo]

Ciao a tutti

Ho bisogno di fare un banco di prova a mano, è necessario leggere da un file esterno che contiene tutte le informazioni, quando faccio che con Modelsim, questo spettacolo per me alcuni valori, ma nessuno di questi valori sono espressi in un file esterno (come le cose ? (32)? (49) sembra)Il banco di prova che simulano è questa:Citazione:

libreria IEEE;

IEEE.STD_LOGIC_1164.ALL uso;

IEEE.STD_LOGIC_ARITH.ALL uso;

IEEE.STD_LOGIC_UNSIGNED.ALL uso;

IEEE.std_logic_textio.all uso;STD biblioteca;

STD.textio.all uso;entità è tb_suma_2

tb_suma_2 fine;architettura test_bench di tb_suma_2 ècomponente suma_2

porto (

a, b: in std_logic_vector (1 downto 0);

c: out std_logic_vector (1 downto 0)

);

fine del componente;segnale a, b, c: std_logic_vector (1 downto 0);iniziare

cut: suma_2

porta mappa (

a => a,

b => b,

c => c

);lettura: processovariabile read_len: naturale;

a_tmp variabile, b_tmp, c_tmp: std_logic_vector (1 downto 0);tipo di file di testo è std_logic_vector;

vector_file file: il testo è aperto read_mode "suma.txt";iniziarementre non endfile (vector_file) loopleggere (vector_file, a_tmp, read_len);

a <= a_tmp;leggere (vector_file, b_tmp, read_len);

b <= b_tmp;fine ciclo;aspettare;fine processo;test_bench fine;