S
steven852
Guest
Esiste un modo efficace per attuare una divisa da 5 a circuito con solo FFs positive edge?
Grazie.
Grazie.
B
bansalr
Guest
Se il 50% del ciclo di dovere non è necessario quindi u può farlo molto facilmente con l'aiuto del contatore.
Se il 50% duty cycle è richiesto quindi l'uscita è AND con clock per ottenere il margine richiesto.Aggiunto dopo 3 minuti:Se il 50% del ciclo di dovere non è necessario quindi u può farlo molto facilmente con l'aiuto del contatore.
Se il 50% duty cycle è richiesto quindi l'uscita è AND con clock per ottenere il margine richiesto.
Se il 50% duty cycle è richiesto quindi l'uscita è AND con clock per ottenere il margine richiesto.Aggiunto dopo 3 minuti:Se il 50% del ciclo di dovere non è necessario quindi u può farlo molto facilmente con l'aiuto del contatore.
Se il 50% duty cycle è richiesto quindi l'uscita è AND con clock per ottenere il margine richiesto.
N
nand_gates
Guest
Questo è l'unico modo mi viene in mente!
Codice:
Modulo div5 (
/ / Output
clk_out,
/ / Ingressi
clk, reset
);
input clk;
ingresso di reset;
uscita clk_out;
reg [2:0] cnt;
reg cnt_1_r;assegnare clk_out = cnt [2];sempre @ (clk posedge o azzerare negedge) begin
if (! reset) begin
cnt <= 0;
end else begin
if (cnt == 5)
cnt <= 0;
altro
cnt <= cnt 1;
fine
fine
endmodule
Codice:
Modulo div5 (
/ / Output
clk_out,
/ / Ingressi
clk, reset
);
input clk;
ingresso di reset;
uscita clk_out;
reg [2:0] cnt;
reg cnt_1_r;assegnare clk_out = cnt [2];sempre @ (clk posedge o azzerare negedge) begin
if (! reset) begin
cnt <= 0;
end else begin
if (cnt == 5)
cnt <= 0;
altro
cnt <= cnt 1;
fine
fine
endmodule
S
steven852
Guest
Grazie per il codice.Ma non credo che si tratta di un 50% del ciclo di dovere divisore di se.
N
no_mad
Guest
Ciao a tutti,
Sono solo curioso qui.
Vorrei sapere perché abbiamo bisogno di un ciclo di clock 50% in un disegno.Soprattutto per divisore di clock dispari.(Livello di sistema)
Ad esempio,
Qual è la differenza significativa tra cc% 50% cc e 60-40?
(Livello fisico - CTS, il punto di sintesi di vista)
Si prega di condividere alcune delle esperienze ur.
Thanx in anticipo
Sono solo curioso qui.
Vorrei sapere perché abbiamo bisogno di un ciclo di clock 50% in un disegno.Soprattutto per divisore di clock dispari.(Livello di sistema)
Ad esempio,
Qual è la differenza significativa tra cc% 50% cc e 60-40?
(Livello fisico - CTS, il punto di sintesi di vista)
Si prega di condividere alcune delle esperienze ur.
Thanx in anticipo
B
bansalr
Guest
Il problema solo se U Don't Have duty cycle 50% per il cronometraggio è valutato tra i margini positivi e negativi dei stesso orologio.perché il margine sarà meno in uno dei casi in cui ciclo di lavoro non è del 50%.
PLZ altre parti.
PLZ altre parti.
N
nand_gates
Guest
In caso di DDR I / O si ha la necessità clk con duty cycle 50%!
esempio è l'interfaccia RLDRAM!
esempio è l'interfaccia RLDRAM!
D
dcreddy1980
Guest
Salve,
Se il disegno è una FF ... che cosa è basato il punto di avere un 60% o 50% duty cycle .... u dont vedere un problema con la STA ... se un latch base ... quindi bisogno di u considerare duty cycle ...
ragazzi mi correggerà se sto wron!
Saluti,
dcreddy
Se il disegno è una FF ... che cosa è basato il punto di avere un 60% o 50% duty cycle .... u dont vedere un problema con la STA ... se un latch base ... quindi bisogno di u considerare duty cycle ...
ragazzi mi correggerà se sto wron!
Saluti,
dcreddy
S
steven852
Guest
Prima di tutto, è fattibile fare un diviso per 5 duty cycle da una tabella di verità in cui il clk input è uno degli ingressi.Ma ho pensato che ci dovrebbe essere modo più efficiente che questo.Così ho alzato la man
ra sembra che la funzione logica di ottimizzazione è il modo migliore.
Per quanto riguarda la necessità di dazio del 50% del ciclo di clock, quello che voi ragazzi di cui è corretto, ma vorrei aggiungere una cosa: è meglio per le armoniche di rumore.Ricordate che se cambia la larghezza di impulso, le variazioni armoniche troppo.Quando widthes impulso differet esistono, le armoniche si modulano eath altri.In modo che non è una buona idea avere non dazio 50% del ciclo di clock in determinate applicazioni.
Just my two cents.
ra sembra che la funzione logica di ottimizzazione è il modo migliore.Per quanto riguarda la necessità di dazio del 50% del ciclo di clock, quello che voi ragazzi di cui è corretto, ma vorrei aggiungere una cosa: è meglio per le armoniche di rumore.Ricordate che se cambia la larghezza di impulso, le variazioni armoniche troppo.Quando widthes impulso differet esistono, le armoniche si modulano eath altri.In modo che non è una buona idea avere non dazio 50% del ciclo di clock in determinate applicazioni.
Just my two cents.