ATPG test ATE - errore si è verificato dopo 35 modelli

[pennsia]

Ciao, a tutti,

I modelli generati ATPG con annotazioni Fastscan e simulati con SDF back-Mentor.Ma l'ingegnere di prova non è stato possibile ottenere i modelli trasmessi ATE.E il primo non succede al modello 36 (di serie), il che significa che i primi 35 modelli vanno bene.

1.È normale?
2.Perché cambiare la scansione freq clk / tempo della sonda non aiuta?

Thanks a lot!

 

[pennsia]

Nessuno può aiutare?

Io non sono un ingegnere di prova ...

 

[RBB]

Sei la simulazione di un banco di prova in parallelo o un testbench seriale?Hai eseguito STA?

 

[mytechface]

Ci sono una serie di possibili cause.Molti di questi derivano dai rapporti di temporizzazione tra flop.Dal momento che siete riusciti a passare 35 modelli, possiamo ipotizzare tempi per lo spostamento non è un problema.Quindi, se non vi è alcun problema di temporizzazione, che dovrà essere il ciclo di acquisizione.Come molti domini di clock avete?Hai fatto STA per la scansione?Come è il vostro schema di clock durante la scansione test?ecc

Un altra possibilità è la presenza di blocchi che non sono pura logica digitale, come i blocchi analogici, ricordi, ecc Come avete risolto con questi?Hai avuto un wrapper intorno a loro?Hai creato un modello ATPG?In caso affermativo, in che modo questo riguarda il blocco reale sul silicio?ecc

Info Posta di più e forse io o altre persone possono aiutarvi a camminare se.

 

[xworld2008]

Ho soddisfare la stessa domanda prima, una trans falso segnale nel percorso di scansione, in normali condizioni di funzionare bene, nella peggiore condizione il modello non, e quello che pattern stuck-at, di transizione?

 

[pennsia]

Grazie tante a tutti!

1.Ho solo un dominio clk, causa tutto il clks interni sono stati generati da un segnale Muxed scan_mode;

2.Ho fatto stuck-at ATPG colpa;

3.Prima della consegna dei modelli, ho eseguito tutti i modelli paralleli e tre i modelli di serie.Tutti passati per le SS / TT / angoli FF;

4.STA è stato fatto con successo;

5.Tutti i blocchi analogici e ricordi sono stati black-box ".E durante la generazione del modello, ho messo PLL in modalità sleep / MBIST disabili;

6.Se c'è una falsa strada, il PT deve essere in grado di prenderlo, giusto?Ma mi è stato detto che la STA passato.

Grazie ancora per tutte le vostre risposte!

 

[xworld2008]

Credo che il percorso false talvolta possono causare l'errore.Alcuni percorso false è il controllo da registrare o mux, quando si ATPG il registro è Calcolare da ATPG strumenti, se il controllo MUX è sbagliato, il percorso non può essere un percorso false.
Quando si sta, diciamo gli strumenti che il percorso sia falsa strada, gli strumenti non si sta Calcolare i tempi false percorso.

 

[RBB]

Vorrei ricontrollare gli script STA e quindi assicurarsi che i tuoi modelli analogici siano accurati o meglio ancora pessimisti (ad esempio, tutte le uscite analogiche 'x' durante la modalità di scansione)