[Assistenza] Verilog problema modelli di simulazione

[cheelgo]

Salve,
Io non sono che la familiarità modelli di simulazione Verilog,

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padlib.v
------
Modulo padlib (...);
ingresso ...;
uscita ..;

filo ...;

...

...

`CVE ifdef
buf # 0,001 (...);
`else
o # 0,001 (...);
`endif

endmoduleDomanda:

se volessi solo alla forza questo uso modello di parte CVE, Come faccio a configurare,

posso usare set true CVEqualcuno può aiutare.
grazie in anticipo?
Cheelgo

 

[AlexWan]

Qualsiasi simulatore è opzionale di "definire macro ...".È possibile trovare le informazioni di dettaglio del vcs / / ncverilog ncsim / ModelSim / ...-help.

 

[RP]

Salve,

Non ho capito bene la tua domanda.Ma se si sta tentando di configurare
il modulo Verilog, primitive compilatore utilizzare come "# define CVE".

RP,