A
analog_fever
Guest
Ciao a tutti,
Ho un problema con la parte-selezionare in ncverilog.
Ho qualcosa di simile a questo:
`definire OP_SIZE 15;
reg [31:0] reg_bank [0:26];
reg [ `OP_SIZE: 0] temp;
Dopo aver memorizzato alcuni valori in reg_bank, se faccio
temp <= reg_bank [0] [31:16];
è che mi dà un errore.Credo che questo tipo di assegnazione è consentito in Verilog.Ho un metodo di forza bruta per aggirare il problema, ma volevo sapere che cosa è sbagliato.
Inoltre,
c'è un modo per fare un assignemnt in cui il LSBs vengono troncati in caso di un overflow?
Ho un problema con la parte-selezionare in ncverilog.
Ho qualcosa di simile a questo:
`definire OP_SIZE 15;
reg [31:0] reg_bank [0:26];
reg [ `OP_SIZE: 0] temp;
Dopo aver memorizzato alcuni valori in reg_bank, se faccio
temp <= reg_bank [0] [31:16];
è che mi dà un errore.Credo che questo tipo di assegnazione è consentito in Verilog.Ho un metodo di forza bruta per aggirare il problema, ma volevo sapere che cosa è sbagliato.
Inoltre,
c'è un modo per fare un assignemnt in cui il LSBs vengono troncati in caso di un overflow?