alcuni problemi di pipeline ADC

[lhlbluesky]

per pipeline ADC, se io uso 0.18um tecnologia e velocità di campionamento è 15 ms / s, la risoluzione è a 10 bit, per ogni fase 1,5-bit, allora qual è il valore corretto del consumo di energia statica?ci sono alcune carte relative che danno la simulazione o risultati dei test?

Inoltre, quando fin = 7.5M, ENOB = 7.7, SFDR = 51dB, INL = -6LSB, sono questi i parametri normali?Ho visto alcuni giornali, quando a metà della frequenza, il ENOB \ INL \ DNL \ SFDR etc, ancora molto bene.allora qual è la ragione possibile per la mia ADC, i fattori che possono causare i risultati cattivi?

pls help me, sono terribilmente confusa, qualcuno può darmi qualche consiglio o delle carte di riferimento?ringrazia tutti per la risposta.

 

[lhlbluesky]

Can anyone help me, pls?

 

[yxo]

Non so di potere, ma il tuo ENOB, SFDR, INL sono _very_ male.Come hai fatto a misura di loro?Ci sono aa enorme quantità di errori, come ad esempio a basso guadagno degli amplificatori, doesn'work CMFB, alcuni transistor non sono in saturazione e così via.Richiamare la tua attenzione a S / H prima.Aggiunto dopo 39 secondi:Il tuo ENOB deve essere di circa 9,5

 

[lhlbluesky]

la mia ADC è utilizzato in sensore di immagine CMOS, prima di ADC, un DPGA viene utilizzato che può realizzare S / H funzione.
così, non c'è S / H nella mia ADC.

allora, qual è la ragione possibile?qualcuno può spiegarmi con chiarezza in merito ai fattori che incidono separate?

 

[lhlbluesky]

gli ideali?