R
rogger123
Guest
salve,
sarebbe possibile utilizzare in prima serata su FPGA (Xilinx) netlist?
se questo è possibile, cosa devo dare nel link_path prima serata?
che le biblioteche do i link a?
durante preLayout STA modo lo Strumento per stimare i ritardi filo?
Come stimare il ritardo, quando non so quanto una porta è posto dagli altri (non il modello carico di filo di farne a meno)?
che cosa è questo utilizzato per top set_wire_load_mode / chiusi --- differenza??
sarebbe possibile utilizzare in prima serata su FPGA (Xilinx) netlist?
se questo è possibile, cosa devo dare nel link_path prima serata?
che le biblioteche do i link a?
durante preLayout STA modo lo Strumento per stimare i ritardi filo?
Come stimare il ritardo, quando non so quanto una porta è posto dagli altri (non il modello carico di filo di farne a meno)?
che cosa è questo utilizzato per top set_wire_load_mode / chiusi --- differenza??