Aiuto: problema Una matta

J

janova

Guest
Sto utilizzando Modalità di verificare l'equivalenza tra RTL e netlist.
Il modulo superiore fallito a causa di alcuni punti non in un sotto-modulo di ABC.
Tuttavia, il sotto-modulo di ABC può essere verificato correttamente quando eseguito singolarmente.
Nella netlist di livello superiore, il listato di ABC solo da leggere e collegate, e hanno impostare la proprietà set_dont_touch in DesignCompiler.

Tutti hanno sperimentato questo?Eventuali suggerimenti sul metodo di debug?
Tks a lot!

 
set_dont_touch in DC non ha alcun effetto in formalità, è possibile set_dont_verify in formalità, o set_black_box.

 

Welcome to EDABoard.com

Sponsor

Back
Top