aiuto per la generazione di un orologio

K

kyjackchan

Guest
Ciao, io sono molto nuovo Verilog.Sto scrivendo un codice generatore di clock

La simulazione comportamentale sembra essere ok con il segnale clk_output dare un orologio, ma tutto quello che potevo vedere dal oscilloscopio è un segnale alto per clk_output pin ', c'è qualcosa che mi manca qui?

Codice:Modulo di prova (clk_output);

uscita clk_output reg;iniziale

clk_output = 0;sempre

# 10000000 clk_output = ~ clk_output;endmodule

 
u non può generare un orologio all'interno di una FPGA.
ur pezzo di codice non può essere sintetizzato.
hanno verificato u rpt ur sintesi.
it wud hanno dato avviso ua dire ca u la rimozione di quei segnali unsynthesised.
b non ci saranno problemi con la simulazione comportamentale.

 
Si tratta di un malinteso comune in principianti che se si fanno un orologio in simulazione di solito bisogno di avere un orologio del mondo reale nel vostro circuito.

nella simulazione il suo bene, l'orologio verrà generato.ma in una implementazione reale è necessario avere una sorgente di clock esterna collegata ad alcuni pin del dispositivo.

Mi auguro che aiuta

 
il codice non può essere sintetizzato.

solo un modello di simulazione.

con i migliori salutikyjackchan ha scritto:

Ciao, io sono molto nuovo Verilog.
Sto scrivendo un codice generatore di clockLa simulazione comportamentale sembra essere ok con il segnale clk_output dare un orologio, ma tutto quello che potevo vedere dal oscilloscopio è un segnale alto per clk_output pin ', c'è qualcosa che mi manca qui?Codice:Modulo di prova (clk_output);

uscita clk_output reg;iniziale

clk_output = 0;sempre

# 10000000 clk_output = ~ clk_output;endmodule

 
Ci sono molti metodi di clock di uscita.si può provare il metodo della divisione del clock di sistema.forse è possibile con i tuoi bisogno.

 
freeinthewind ha scritto:

Ci sono molti metodi di clock di uscita.
si può provare il metodo della divisione del clock di sistema.
forse è possibile con i tuoi bisogno.
 

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