K
kyjackchan
Guest
Ciao, io sono molto nuovo Verilog.Sto scrivendo un codice generatore di clock
La simulazione comportamentale sembra essere ok con il segnale clk_output dare un orologio, ma tutto quello che potevo vedere dal oscilloscopio è un segnale alto per clk_output pin ', c'è qualcosa che mi manca qui?
Codice:Modulo di prova (clk_output);
uscita clk_output reg;iniziale
clk_output = 0;sempre
# 10000000 clk_output = ~ clk_output;endmodule
La simulazione comportamentale sembra essere ok con il segnale clk_output dare un orologio, ma tutto quello che potevo vedere dal oscilloscopio è un segnale alto per clk_output pin ', c'è qualcosa che mi manca qui?
Codice:Modulo di prova (clk_output);
uscita clk_output reg;iniziale
clk_output = 0;sempre
# 10000000 clk_output = ~ clk_output;endmodule