O
ouahhabi5
Guest
So che è una domanda stupida, ma io sono solo uno bigginer in questo pensa,
that actions :
Voglio scrivere uno script tcl dalla lingua
che le azioni:
Reset-design
-ceation l'orologio
vigore, ad eccezione degli ingressi porta il porto clk
-vigore le uscite porto
-adottare le condizioni di funzionamento che devono specificare nella libreria tecnologica
-Selezione automatica della wire_load_model
- Definire le driving_cell a monte (ad eccezione clk)
-definire la massima capacità ingressi sul porto
-definire il carico capacitivo uscite sul portoil spefications sono:
-Frequenza di clock di 200 Mhz (5ns)
-Condizioni di funzionamento Représenté wc de la libraire core_slow.db (1.62V, 125 ° C)
-Wire_load_model Selezione automatica
-Vincoli sulla ingressi 80% del periodo di clock
-Limiti in uscita il 20% del periodo di clock
Cell-alimentazione ingressi t f f de 1 a 1 t pin T Q t
-Capacità max 5 ingressi sul T e 2 a 1 t pin T A T
-Un certo numero di blocchi in dotazione con le uscite 3Ho appena scritto questo lignes:
reset_design
create_clock periodo di 5-nome myclk [get_ports clk]
set_input_delay 1 max-orologio myclk [remove_from_collection [all_ input] [get_ports clk]]
set_output_delay 1-maxplz dimmi se è corretto, e ho bisogno di qualche aiuto per continuare a capo lo script grazie per tutti
that actions :
Voglio scrivere uno script tcl dalla lingua
che le azioni:
Reset-design
-ceation l'orologio
vigore, ad eccezione degli ingressi porta il porto clk
-vigore le uscite porto
-adottare le condizioni di funzionamento che devono specificare nella libreria tecnologica
-Selezione automatica della wire_load_model
- Definire le driving_cell a monte (ad eccezione clk)
-definire la massima capacità ingressi sul porto
-definire il carico capacitivo uscite sul portoil spefications sono:
-Frequenza di clock di 200 Mhz (5ns)
-Condizioni di funzionamento Représenté wc de la libraire core_slow.db (1.62V, 125 ° C)
-Wire_load_model Selezione automatica
-Vincoli sulla ingressi 80% del periodo di clock
-Limiti in uscita il 20% del periodo di clock
Cell-alimentazione ingressi t f f de 1 a 1 t pin T Q t
-Capacità max 5 ingressi sul T e 2 a 1 t pin T A T
-Un certo numero di blocchi in dotazione con le uscite 3Ho appena scritto questo lignes:
reset_design
create_clock periodo di 5-nome myclk [get_ports clk]
set_input_delay 1 max-orologio myclk [remove_from_collection [all_ input] [get_ports clk]]
set_output_delay 1-maxplz dimmi se è corretto, e ho bisogno di qualche aiuto per continuare a capo lo script grazie per tutti