aiutare a sintetizzare queste verilog circuiti.

[triquent]

1) Che tipo di circuiti saranno sintetizzati in?
modulo bis (ck, R1, R2)
ingresso ck;
uscita R1, R2; reg R1, R2;
sempre @ (posedge ck) cominciare
r1 <= r2;
r2 <= r1;
fine
endmodule
2) che tipo di circuiti combinational sarà in sythesized?
bb modulo (a, b, x)
input a, b;
uscita x; reg x;
sempre @ (uno o b) iniziare
x = fun (a, b);
fine
funzione di funzioni;
input a, b;
se (a)
func = b;
endfunction
endmodule

per 3) e 4) sono in corso di essere sintetizzato nella stessa circuiti?che tipo di circuiti, essi saranno in sintesi?
3) sempre @ (d o r1 o r2) cominciare
r1 = d;
r2 = r1;
fine
4) sempre @ (d o r1 o r2) cominciare
r2 = r1;
r1 = d;
fine

Quale libro è un bene per tutto l'arco della sintesi?

 

[eziggurat]

Il primo è di due flip-flops in cui uno dei flip-flop di uscita è collegato al secondo flip-flop di ingresso e viceversa.Non ho mai utilizzato un flip-flop in questo modo i problemi e di incognite, come afferma l'ingresso non è inizializzato.

La seconda sembra essere sbagliato con func = b.

Sono certo che è possibile lavorare fuori gli altri.

Ricerca Internet per verilog tutorial.

 

[haoboy]

il modo migliore è quello di progettare un semplice circuito, e quindi utilizzare DC, dai problemi, e può ottenere di più.

 

[nj_jack]

si ha una migliore progettazione con sch.è facile da capire.