addizionatrici in VHDL (Xilinx)

[Osbourne]

Salve,

è meglio utilizzare un semplice " " nel codice VHDL per sintetizzare una vipera o devo usare il core IP disponibili per vipere?Qual è la differenza?È più comodo scrivere semplicemente " " quando si aggiungono gli autobus del segnale diversi.Quando si utilizza il componente di base IP, devo scrivere righe di codice di più.D'altra parte, il nucleo IP può essere ottimizzato da Xilinx.È corretto?

Quale dovrei usare?

Saluti,
Osbourne

 

[Yego]

Suggerisco che si dovrebbe provare a sintetizzare un semplice circuito in entrambi i sensi e quindi è possibile confrontare l'utilizzo delle risorse e tempi coinvolti.I risultati variano a seconda dello strumento utilizzato, e, talvolta, sullo stile di codifica, in modo da provare varie versioni di scegliere la migliore.

per quanto riguarda Yego

 

[wolfheart_2001]

di solito strumenti di sintesi contengono presynthesied blocchi con un utilizzo ottimale della
Risorse FPGA e vipere è uno di loro, questi nuclei dare l'utilizzazione ottimale solo per FPGA's sono stati sintetizzati in poi, ovviamente utilizzando il dispositivo di nuclei specifici, ma questo è meglio ridurre la portabilità del design ur ad altre architetture FPGA.Xilinx per esempio fabbricati FPGA con build-in LUT che sono destinati a berform operazioni di addizione e moltiplicazione in fretta, ma anche altri FPGA's dont contengono LUT in modo che il core sintetizzato dipende l'architettura utilizzata, quindi se volete solo u u utilizzo ottimale possibile utilizzare questi nuclei, ma se U di concentrarsi sulla portabilità ridurre al minimo il loro utilizzo il più possibile.buona fortuna

 

[Sparc]

Dipende anche da ingresso ur-larghezza.Non c'è dubbio che con ' ' è un soln più facile.e inoltre offre un programma di sintesi per provare tutte le logiche disponibili per adattarsi meglio nella progettazione.Ma, io ho provato a sperimentare questo e ho trovato che la maggior parte XST implementa Ripple Carry Adder.FPGA ultimi hanno anche una logica di effettuare un riporto in LUT.Quello che penso è che se tolleranza non è il vostro principale vincolo poi lasciare manico ' ', ma se è l'opzione più frequente e non si cura di H / W allora si dovrebbe andare per IP disponibile o ur dedicato con la logica veloce.Ancora una volta, è più di dolore, ma più efficiente per l'ottimizzazione Goal.

 

[Shankar]

con " " è possibile realizzare qualsiasi tipo di vipere a seconda dell'algoritmo.ma se U è necessario al sistema di funzionare in particolare velocità o l'ottimizzazione della zona e quindi u need andare per carrylookahead o vipere carrysave (in particolare nei moltiplicatori).saluti
Shankar
mit

 

[Aser]

1) core tolleranza sono generalmente parente macro posto,
pertanto, essi forniscono velocità massima.
2) vi sono nuclei di tolleranza-sottrattore con 1, -1, ecc funzioni aggiuntive.
Tale nucleo è attuato con un volume minimo di hardware.
ALU simili dopo la sintesi del volume offre di solito molto più elevati (a seconda del synthesator), oppure si deve utilizzare il modello specifico per ottenere tale ALU.

Nella programmazione situazioni anoher " " è la soluzione migliore.