ABEL XST VHDL (ISE 4,2) COUNTER

[kollosse]

Salve,

Ho il seguente problema (ABEL XST VHDL) ISE 4.2.Dichiarazioni

CLK pin 5;
d0 pin 27 istype 'reg';
d1 pin 26 istype 'reg';
d2 pin 25 istype 'reg';
d3 pin 24 istype 'reg';

count = [d3, d2, d1, d0];
Equazioni
count.CLK = clk;<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Domanda" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Domanda" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Domanda" border="0" />/ / Come posso id questo?
QUANDO (clk aumento bordo)
e poi
count = count 1;

grazie

Johann

 

[maestor]

Penso che solo l'uso:

count: = count 1;

si utilizza il fronte di salita del count.CLK (se si desidera utilizzare il margine di cui penso è necessario invertire la prima CLK asigning a count.CLK)

vi è un esempio in questo App:

http://www.ece.iit.edu/ ~ jstine/ece446/handouts/xapp075.pdf

pagina 4

I hope it helps.

- Maestor