a wadaye (circa ASIC)

[fpga123]

pls dare qualche risposta!

Ora sono prendere parte a uno PRJ su pci ip desgin.
ho terminato la verifica FPGA.
Sono familiarità con il flusso di progettazione FPGA.
ma io vado per avviare il ASIC desgin flusso più tardi.
così voglio che tu mi dettaglio desgin flusso.

Ho letto il libro advaned chip sintesi,
e sapere prima sintesi (dc) -> quindi DFT (inserire la scansione) (dc) -> quindi STA (pt)
-> poi ATPG (Tmax) -> la verifica formale (Lec)

è solo la parte front-end.

forse il flusso di progettazione è sbagliato, pls tell me.thx tutti.
Dove posso trovare il tut su di esso.

 

[wadaye]

Hi fpga123:

In sostanza il flusso è giusto, ma noi spesso ATPG dopo layout, perché

layout ragazzi spesso riordinare la scansione
a catena.

E penso Vendor's (TSMC / UMC) il flusso di riferimento è una buona riferimento per

tu.

 

[arciere]

Essa dipende solo la progettazione del vostro flusso di progettazione casa.COT (Customer Owned Tools), ASIC
ecc

 

[fpga123]

thx.

ma dove ho potuto ottenere ciò che lei ha detto in merito?
Penso di poter fare la sintesi con DC in primo luogo.
ma ciò che è la sintesi di destinazione, i tempi di frequenza max min o zona?

Su FPGA i richiedono la progettazione di dotare il dispositivo di frequenza adatto e ha incontrato i vincoli adatto.
ma su ciò che è ASIC potrei ottenere?

forse è molto difficile che io uso il flusso di progettazione FPGA per imparare il flusso di progettazione ASIC.
Voglio ottenere risposta della discussione.

 

[wadaye]

Hi fpga123:

Potete trovare il flusso di riferimento TSMC in questo forum.

Il calendario / area da richiedere è il vostro chip's spec.Penso che si dovrebbe

hanno una specifica per il modello in questione.

 

[Arthurzss]

Non vi è alcuna simulazione?
post-layout di simulazione è molto importante.

 

[fpga123]

sì.So quanto lei ha detto.

thx you very much.

dal modo in cui, credo che la tua foto è molto funny.maybe
egli è il vostro idolo.