A Virtex-5 fetta utilizzazione problemi

[umairsiddiqui]

Secondo Virtex 5 Guida per l'utente (ug190.pdf):
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Ogni fetta ha un F8MUX.F8MUX combina i risultati di F7AMUX e F7BMUX per formare una combinatoria funzione fino a 27 ingressi (o di un MUX 16:1).Solo uno 16:1 MUX può essere implementato in una fetta, come illustrato nella figura 5-23.
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Ora ho il codice

modulo mux16
(
input clk,
ingresso [3] sel,
input [15] in
uscita reg q
);

sempre @ (posedge clk) cominciare
caso (sel)
4'd0: q <= a [0];
4'd1: q <= a [1];
4'd2: q <= a [2];
4'd3: q <= a [3];
4'd4: q <= a [4];
4'd5: q <= a [5];
4'd6: q <= a [6];
4'd7: q <= a [7];
4'd8: q <= a [8];
4'd9: q <= a [9];
4'd10: q <= a [10];
4'd11: q <= a [11];
4'd12: q <= a [12];
4'd13: q <= a [13];
4'd14: q <= a [14];
4'd15: q <= a [15];
default: q <= 1'b0;
endcase
fine

endmodule
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Sono sempre seguente risultato utilizzando Xilinx ISE 9.2.02i (IO buffer non sono richieste) => 6 fette

e inoltre non vi è alcun preavviso F8MUX!

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* Relazione finale *
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Risultati finali
RTL Top Level Output File Nome: mux16.ngr
Top Level Output File Nome: mux16
Output Format: NGC
Ottimizzazione Obiettivo: Spazio
Tenere Gerarchia: NO

Design Statistiche
# Obblighi di informazione: 22

Cell Usage:
Bels #: 7
# LUT3: 1
# LUT6: 4
# MUXF7: 2
# FlipFlops / Serrature: 1
# FD: 1
=================================Utilizzazione dei dispositivi di sintesi:
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Dispositivo selezionato: 5vlx220tff1738-2Slice logica di utilizzo:
Numero di Slice registri: 1 su 138240 0%
Numero di Slice LUT: 5 out of 138240 0%
Numero utilizzato come Logic: 5 out of 138240 0%

Slice Logic Distribuzione:
Numero di bit utilizzati Fette: 6
Con un numero inutilizzati Flip Flop 5 su 6 83%
Con un numero inutilizzati LUT: 1 su 6 16%
Numero di bit utilizzato pienamente Fette: 0 su 6 0%
Numero unico di controllo del set: 1

IO utilizzo:
Numero di obblighi di informazione: 22
Numero di incollaggio IOBs: 0 out of 680 0%

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Problema è che ho bisogno di fare un arbitro manipolazione 64 richiedenti @ 250 Mhz.Sono stata la stima che a 64 bit 64:1 (registrato con tappe intermedie), dovrebbe prendere 64 * 5 = 320 fette.Non ho ancora iniziato codifica ... ma sembra inutile<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying o molto triste" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying o molto triste" border="0" />

Aggiunto dopo 1 ora 6 minuti:LUT imballaggio viene eseguita dopo la "mappa" ...

Massima Design
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Numero di errori: 0
Numero di avvisi: 2
Slice logica di utilizzo:
Numero di Slice LUT: 5 su 138.240 1%
Numero utilizzato come logica: 5 su 138.240 1%
Numero O6 utilizzando solo output: 5

Slice Logic Distribuzione:
Numero di occupati Fette: 2 su 34.560 1%
Numero di LUT Flip Flop coppie utilizzati: 5
Con un numero inutilizzati Flip Flop: 5 su 5 100%
Con un numero inutilizzati LUT: 0 out of 5 0%
Numero di utilizzare pienamente LUT-FF coppie: 0 out of 5 0%Aggiunto dopo 16 minuti:Spazio & calendario rigoroso requisito è ... la prego di dirmi se si tratta di un obiettivo acheiveable (a 64 bit MUX 64:1 struct @ 250Mhz) o non .. I'm Getting scettici ...

 

[banjo]

Salve,

I risultati non sono troppo sorprendente per un test.Lo strumento ha avuto un grande intero chip da utilizzare e che aveva solo luogo e via di un piccolo po 'di logica.E 'stato in grado di soddisfare le vostre tempi senza l'uso di vincoli particolari percorsi
all'interno della V5 fetta, quindi non ha fatto alcun lavoro supplementare per le confezioni che
pollici
Se si desidera utilizzare il F8MUX tutto il tempo, quindi il modo più semplice è quello di scrivere un basso livello strutturale che verilog modulo specifico instantiates questo primitivo.Poi basta chiamare il modulo strutturale e il tempo che si desidera bloccare questo edificio.Come F8MUX è nuovo a V5,
vorrei suggerire openging un "caso" con il Centro di Risposta Xilinx per ottenere l'esatta sintassi per
un'istanza diretta del F8MUX.

---- Steve

 

[aajizattari]

Mi permetto di dissentire con il banjo
(ma sono un principiante)
Hope U mi correggerà se Iam sbagliato

Credo che

U hanno utilizzato l'orologio

che rende il vostro circuito sequenziale ...MUxes combinatoria sono per natura .....Questa è la ragione si ottiene qualcosa di simile ad una macchina statale

U dovrebbe invece utilizzare lo stile standard di codifica per un MUX

e di utilizzare un unico flip flop in uscita ...

e può usare un blocco per separare sempre che flip flop

o utilizzare un primitivo ...

PLZ corretta me

o se ho diritto a caso

get me alcuni punti