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vtmc
Guest
Una volta in un'intervista, ho detto che conosco qualche concetto di asyn FIFO, ed è stato chiesto di spiegare.Ho disegnato il diagramma a blocchi e prima ho iniziato bla bla sulle modalità di controllo ai sensi / overflow, l'intervistatore ha detto, "Stop, come la SRAM U design dual-port? Ecco la parte più difficile.".
Sono stato così sorpreso, perché non ho mai saputo che è la parte più importante.Non ho preso alcun corso sui FIFO asyn.Non ho fatto è quello di Google alcuni documenti su questo argomento, e quindi leggere alcuni esempi HDL.In tutti questi esempi, la SRAM è presentato con poche righe di HDL ed è un blocco molto semplice.
La mia domanda è, come auto-studio, che tipo di Resourse o metodologia mi può aiutare con questo tipo di trappola?Questo può sembrare abbastanza evidente per gli operatori del settore, ma non per me, uno da 3 mesi a diplomati MS studenti.
La ringrazio per l'aiuto.
Sono stato così sorpreso, perché non ho mai saputo che è la parte più importante.Non ho preso alcun corso sui FIFO asyn.Non ho fatto è quello di Google alcuni documenti su questo argomento, e quindi leggere alcuni esempi HDL.In tutti questi esempi, la SRAM è presentato con poche righe di HDL ed è un blocco molto semplice.
La mia domanda è, come auto-studio, che tipo di Resourse o metodologia mi può aiutare con questo tipo di trappola?Questo può sembrare abbastanza evidente per gli operatori del settore, ma non per me, uno da 3 mesi a diplomati MS studenti.
La ringrazio per l'aiuto.