50 per cento del dazio metodo del ciclo di risarcimento?

[stanleyu]

Halo, qualcuno ha qualche idea di come implementare un ciclo di 50 circuito di dovere un risarcimento in uscita?

grazie

 

[flatulenti]

Che tipo di forma d'onda sei fare?Se invece si è un'onda quadra in uscita è possibile utilizzare un PLL che operano al doppio della frequenza di un divario uno da due, che genera l'uscita del circuito ed è anche alimentato al rivelatore di fase.

 

[AlexWan]

Incontro del ciclo di dazio 20% in ATPG.What's the Perchè?E in faccia, come ciclo di dovere molti è il ciclo di chip realistico il proprio dovere?

 

[kctang]

Se il vostro chip ha domini di clock multipli e hai a rafforzare la catena di scansione di bloccaggio (evitare la scansione attraverso il feed) durante la scansione e la cattura cicli di turno, il mio è di definire più orologi di avere non-duty cycle 50% e sono attivati in diverse tempo all'interno di un singolo ciclo di prova.

Un limite della definizione del ciclo di dovere di clock di prova è la frequenza di clock di prova e il limite di duty cycle da FF utilizzati nella vostra libreria cella.

Di solito è possibile generare una simulazione Verilog testbench per provare a eseguire i vostri modelli ATPG con post-layout timing (utilizzando Synopsys compilatore DFT & Tetramax).

 

[AlexWan]

kctang ha scritto:

Se il vostro chip ha domini di clock multipli e hai a rafforzare la catena di scansione di bloccaggio (evitare la scansione attraverso il feed) durante la scansione e la cattura cicli di turno, il mio è di definire più orologi di avere non-duty cycle 50% e sono attivati in diverse tempo all'interno di un singolo ciclo di prova.