2 Domande per il PLL

[mouzid]

Ciao,
Ho 2 domande relative segnale di clock:
1 - segnale di clock è normalmente ottenuto da un PLL ed è usato per guidare le porte del SoC.Il carico di ingresso del tutte queste porte possono influenzare il PLL del segnale e ridurre la frequenza è.
Il mio quesion è ciò che sono considerati la soluzione per questo problema?

2 - La seconda domanda è:
È necessesary PLL per amplificare il segnale e lo rendono correnti di fornire un sufficiente?

 

[safwatonline]

1 - buffering
2 - Dipende dal carico di UR, ma soprattutto il buffering è necessario

 

[mouzid]

Grazie Safwat,
1 - Che cosa si intende per buffer?
Vuoi dire una serie di inverter?
2 - che è sicuro è che la soc il carico è enorme.I anderstand dalla tua domanda che il buffer è mendatory e l'amplificazione sono necessari.È così?

 

[swarnavenu]

Salve,

1.Per rispondere alla tua prima domanda, se si progetta un PLL non hai mai desidera collegare l'uscita VCO direttamente a qualsiasi circuito esterno.Questo disturba il ciclo PLL e il vostro orologio VCO male. Per questo si deve sempre utilizzare i buffer in uscita del PLL.Venendo al buffer, un buffer è una coppia di inverter.Si deve sapere da persone SOC, quanto tappo di carico sta per essere (circa) e quanto è il segnale in corso.Sulla base di queste considerazioni, potrebbe essere necessario può essere di 2 buffer (ossia 4 inverter) o più.Cosa importante è l'uso di approvvigionamento diverso per il tuo PLL e il buffer.
Tutto questo si applica se il PLL è utilizzando un oscillatore ad anello e la tua uscita PLL sta cambiando dalla rotaia alla ferrovia.

Se il tuo PLL utilizza LCVCO allora non si potrebbe avere ferroviario di segnale in uscita dal PLL ferroviario.Ma il vostro buffer fare il lavoro di ampliamento e di isolamento del vostro PLL da altri circuiti.

2.Se non si desidera che l'amplificazione di potenza PLL, quindi possono essere utilizzare alcuni circuiti seguace di origine.

Spero che questo aiuta.

Grazie