17:24

[jay_ec_engg]

Ciao amici ..
Voglio convertire 2,048 MHz a 10MHz ...Ho Spartan-3 dispositivo ...Uso DCM non sono in grado di ottenere l'esatto fattore di 10MHz ..Ho provato a cercare PLL anche ...couldnt ma niente ...Può uno help me ..

 

[maestor]

Salve,

Come precisa volete il vostro orologio di 10 MHz, avete a generare una sorta di segnale 1PPS o qualcosa ....?

-maestor

 

[au_michael]

Credo che sia più facile per ottenere 2,048 da 10MHz.È possibile ottenere una 10MHz orologio da 2,048 orologio.Ma sembra che sia difficile fare meglio il proprio ciclo di clock e la frase.Così si potrebbe dire qualcosa in merito al progetto e l'applicazione?In ogni modo, l'orologio di precisione depent è la fonte di orologio, così come la 2,048 e come è la 10MHz.

 

[jay_ec_engg]

orologio fonti sono molto precisi ..e ho intenzione di avere moltiplicato orologio ad essere molto accurata ...witth meno di 10ppb ....
Ho cercato di ottenere lo stesso con cDCM di Xilinx ..Vorrei avere il fattore 4,8828125 (10M/2.048M) ...ma ho trovato che posso ottenere 4,8 (24 / 5) con Spartan-3.
esterne PLL può fare questo?

Non hanno alcuna idea di chi?

 

[VSWR]

Divide 2,048 MHz da 2048 tramite un contatore di ottenere un segnale a 1 kHz.Utilizzare questo segnale a 1 kHz come un segnale di riferimento a un PLL, con una phaselocked 10 MHz VCO.

 

[elcielo]

http://www.edaboard.com/viewtopic.php?t=63602&highlight =

 

[bibo1978]

Credo che il DCM non possono lavorare a questa velocità è progettata per funzionare a 24 MHz minimo, in modo che il DM non può essere una soluzione a tali nogotiable un disegno, un PLL può fare questo o possono essere nuovi FPGA Lattice contiene uno PLL interno ma io so che la velocità di clock maniglie,

thats all folks

 

[Mazi3]

fare da 10x moltiplicazione del segnale, per ottenere 20.48MHz.poi fare DDS come:

se (e clk'event clk ='1 '), poi
ACC <= ACC sintonia;
end if;

tune melodia è parola come: fout/20.48 * 2 ^ N, dove N è la larghezza di accumulatori.uso 24-32 bit di precisione.ti hame più jitter del segnale, ma la frequenza può essere molto più precisious su scale

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

0,1-1Hz!

Ho dimenticato di aggiungere, come ottenere l'orologio in

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

MSB prendere po 'di accumulatori, prendere a BUFG conducente e voilà ...

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />

 

[tlp71@hotmail.com]

Ho letto l'ultimo post, ma se non mi worng Xilinx ha detto nel DS che la frequenza minima di ingresso per bloccare il PLL è di 24 mhz.
Se vuoi fare una 10 mhz, non da un FPGA 2040 è possibile utilizzare un cy22392 o simili.
con uno nel 2048 si può avere anche un 10MHz 0 ppm.

 

[echo47]

Se si desidera un basso jitter del segnale di uscita, è necessario un PLL.
Anche se la DCM di lavoro a 2 MHz, dispone di alcuni di jitter.
Il rapporto è richiesto PLL 625/128.
Cypress chip che suona come un buon candidato.

 

[freeinthewind]

u possibile utilizzare DDS (sintetizzatore digitale diretta), che può dare qualsiasi frequenza u u necessario.

 

[eBond]

Hii sua semplice questione di minuti USO Lattice ISPCLOCK CHIP 5560 si aprirà il preciso uscita ..
Bond