150MHz per la progettazione pin guida forza?

N

nemolee

Guest
Nel recente progettazione, la velocità è più elevata rispetto a prima.
Per l'interconnessione TTL, il tempo trancient è di circa 1ns per salire e scendere.
1/150Mhz = 6.66ns.
6,66-2 - tempi di configurazione - hold time = stabile margine
Il margine di stabilità è più piccolo.
La linea di dati sul PCB è un fattore critico in questo caso.
Hai qualche pensiero in design ad alta velocità?

 
Ho progettare il bus 150 MHz SDRAM oltre.è così difficile ottenere tempi di chiusura.Ci sono 5 modi si può fare riferimento.

1.avere più margine con il segnale di clock, si può spingere o tirare il fronte del clock per allargare il margine.
2.Se si progetta un autobus, si dovrebbe ottenere una maggiore attenzione in fase di P & R.Registrati uscita e di ingresso legale è obbligatoria.e mettere il registro con la distanza stessa cella IO.ha bisogno di luogo manuale e il percorso.
3.orologio LVDS uso possibile.
4.l'uso di cellule IO speciali
5.considerare ritardo PCB per modello IBIS uso

buona fortuna

 
Nella progettazione digitale ad altissima velocità, dobbiamo usare source

sincrona di segnalazione, che è l'invio di dati con i dati

strobo insieme, allora, se saremo capaci di coniugare il ritardo linea dati

e dati di ritardo linea strobo, pcb traccia di ritardo è eliminato.ma quando la frequenza di funzionamento andare più in alto, si usa

seriale uso di segnalazione per l'invio del segnale, con questo metodo,

abbiamo codificare i dati di clock e dati in un'unica riga,

la trasmissione dati ad alta velocità è molto alta.con i migliori saluti

nemolee ha scritto:

Nel recente progettazione, la velocità è più elevata rispetto a prima.

Per l'interconnessione TTL, il tempo trancient è di circa 1ns per salire e scendere.

1/150Mhz = 6.66ns.

6,66-2 - tempi di configurazione - hold time = stabile margine

Il margine di stabilità è più piccolo.

La linea di dati sul PCB è un fattore critico in questo caso.

Hai qualche pensiero in design ad alta velocità?
 

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