N
nemolee
Guest
Nel recente progettazione, la velocità è più elevata rispetto a prima.
Per l'interconnessione TTL, il tempo trancient è di circa 1ns per salire e scendere.
1/150Mhz = 6.66ns.
6,66-2 - tempi di configurazione - hold time = stabile margine
Il margine di stabilità è più piccolo.
La linea di dati sul PCB è un fattore critico in questo caso.
Hai qualche pensiero in design ad alta velocità?
Per l'interconnessione TTL, il tempo trancient è di circa 1ns per salire e scendere.
1/150Mhz = 6.66ns.
6,66-2 - tempi di configurazione - hold time = stabile margine
Il margine di stabilità è più piccolo.
La linea di dati sul PCB è un fattore critico in questo caso.
Hai qualche pensiero in design ad alta velocità?