è la diffirence tra bit e std_logic in VHDL?

[ymq8328]

Qual è il diffirence tra bit e std_logic in VHDL?

 

[omara007]

Tipo di bit può rappresentare solo: '0 ', '1'

mentre std_logic tipo può rappresentare cose come:
'U', - non inizializzata
'X', - Forcing Unknown
'0 ', - Forcing 0
'1 ', - Forcing 1
'Z', - High Impedance
'L', - Weak 0
'H', - Weak 1
'-' - Don't care

 

[ymq8328]

Capisco.ma perché la gente preferisce std_logic a bit,

 

[nand_gates]

std_logic è risolto quando ci sono i driver più ad un segnale!
Whrereas in bit stessa situazione genera un errore!

 

[dBUGGER]

Salve,
passare attraverso questo pdf.Capirai.

Con i migliori saluti,
Ci dispiace, ma è necessario il login per visitare questo allegato

 

[wolfheart_2001]

std_logic può aiutare u nel processo di ottimizzazione, mentre sysnthesis in qualche situazione, se u utilizzato il dont-care.anche std_logic dare u più alto valore di impedenza, dove u cant get a bit.

 

[SkyHigh]

ymq8328,

Quote:

ma perché la gente preferisce std_logic a bit,

 

[omara007]

ymq8328 ha scritto:

Capisco.
ma perché la gente preferisce std_logic a bit,

 

[ymq8328]

Io sono un novizio in questo campo.Lo voglio usare std_logic tutto il tempo, questa è una buona scelta?

 

[SkyHigh]

Non è una buona scelta se si deve descrivere l'aritmetica e componenti logici come un moltiplicatore.

Check "naturale", "intero", "unsigned" e "firmato" i tipi.Cosa ne pensi di questo tipo vengono introdotte, invece di std_logic per il calcolo?

Dopo aver controllato questi tipi, si potrebbe essere in grado di rispondere a voi stessi se si utilizza std_logic tutto il tempo è una buona scelta o un male per voi.

 

[wjx197733]

Io ho la stessa esperienza di ymq8328.Ma moltiplicatore è un circuito digitale, Does "naturale", "intero", "unsigned" e "firmato" hanno alcun ruolo in questo circuito?

 

[rogertilman]

Prima di tutto, questi diversi tipi di rendere la scrittura, la lettura e la comprensione VHDL più facile.Lo so che sembra più facile da utilizzare un solo tipo "std_logic_vector", ma la più complessa, con un design viene firmato, unsigned, intervalli e in virgola mobile più facile ottenere questi tipi differant.

 

[nittinsharma80]

Tipo di bit ha solo due valori: '0 ', '1'

std_logic può avere qualsiasi valore tra:
'U', - non inizializzata
'X', - Forcing Unknown
'0 ', - Forcing 0
'1 ', - Forcing 1
'Z', - High Impedance
'L', - Weak 0
'H', - Weak 1
'-' - Don't care

represnt questi punti di forza diversa unità, risolti i valori

 

[calcio]

Penso che è meglio di Verilog VHDL, perché si tenta Verilog?