È VHDL in modo prolisso?

[presto]

I'm newbie di VHDL.Ho usato Verilog prima.Quindi il mio parere potrebbe essere sbagliato.

Tuttavia, devo dichiarare "componente" quando si utilizza un "entità" "architettura" in un altro paio di architettura "?E se deve essere così, cosa succede se durante lo sviluppo, l'ente "alle mutevoli esigenze di volta in volta, allora devo aggiornare manualmente il componente" delaration così?

Qualsiasi chiarimento è molto apprezzato.

 

[omara007]

u non può fare alcun cambiamento nel soggetto di una sotto-componente ..e sì u have a un'istanza del sub-componente del comp di livello superiore.architettura ..

tutte le u può fare è lasciare un po 'sub-porti componente variabile, mentre un'istanza di un componente di livello superiore ..

 

[roger]

presto ha scritto:

I'm newbie di VHDL.
Ho usato Verilog prima.
Quindi il mio parere potrebbe essere sbagliato.Tuttavia, devo dichiarare "componente" quando si utilizza un "entità" "architettura" in un altro paio di architettura "?
E se deve essere così, cosa succede se durante lo sviluppo, l'ente "alle mutevoli esigenze di volta in volta, allora devo aggiornare manualmente il componente" delaration così?Qualsiasi chiarimento è molto apprezzato.

 

[maestor]

Salve,

Vorrei suggerire di avere un pacchetto con tutte le definizioni dei componenti e poi basta 'utilizzare' quando necessario.

In modo da aggiungere ...

Biblioteca di lavoro;
uso work.project_pkg.all;
uso work.project_comps.all;

nel file in cui ur andare a un'istanza di un ente.

-maestor

 

[the_penetrator]

presto detto:
> In VHDL - devo dichiarare "componente" quando si utilizza un "entità"
> "Architettura" in un altro paio di architettura "?

VHDL che è legale.Non avete tutto questo, però.È possibile dichiarare tutti i componenti in un "pacchetto" e includere nel file di entità architettura senza riscrivere le dichiarazioni dei componenti.

Credo che la verbosità ha a che fare con Ada o eventualmente del con il modello di elabaration che viene utilizzato dagli strumenti di compilazione VHDL.

> E se deve essere così, cosa succede se durante lo sviluppo, l'ente "ha bisogno> cambiando di volta in volta, allora devo aggiornare manualmente il
> "Componente" delaration così?

Se si modifica l'entità, si cambia le porte del modulo, in modo che, naturalmente, dovete aggiornare il componente corrispondente pure.Tuttavia, in molti casi, è possibile riutilizzare entità generica architettura utilizzando farmaci generici, parametri globali (in un pacchetto), generare istruzioni.

È inoltre possibile avere diverse architetture per la stessa entità, e si imposta per ogni istanza "port map", l'attuazione specifica che si desidera con una configurazione ".

So che suona dettagliata rispetto al Verilog, ma questo non è necessariamente un segno meno.Ricordare la *** *** cattiva gestione di tipo in Verilog, la mancanza di array multidimensionali e così e così a lungo.Tutte queste cose che SystemVerilog sta rubando fuori dal VHDL per produrre un Verilog migliore.

Un grande plus di Verilog è la semplicità del linguaggio: parser più semplice, gli strumenti di più facile ....

the_penetratorŠ

 

[Aser]

Molte cose che sembrano essere ambigua in VHDL
servire a risparmiare tempo a cercare gli errori in molti casi, al solito.
Interfaccia Entity fa anche.
Inoltre, mi piace VHDL per la sua immunità registro parola.

 

[the_penetrator]

Aser: Sono d'accordo molto con voi.

Ho fatto 6 anni fa Verilog e VHDL istruzionene iniziato a partire dal 2000.Io sono un fan VHDL per la sua consistenza tipo e che quasi nessuna delle ambiguità Verilog.

Un buon Verilog probabilmente sarà (è) SystemVerilog poiché presenta alcune caratteristiche di nuovo bene, e un sacco di roba buona e VHDL.

Se usati correttamente, VHDL *** *** è storicamente il primo linguaggio di progettazione di sistema.Che forse non in grado per questo scopo, come SystemC, ma ci sono un sacco di primi tentativi di utilizzare in questo modo.Prendere uno sguardo alla storica 1992-1997 giornali hanno contribuito al sito VIUF (ricerca con Google, non ricordo il link).

salute

the_penetratorŠ

 

[presto]

Grazie a voi ragazzi per l'ingresso.

Mi sento ancora VHDL così ......, Forse ero abbandonati dalla flessibilità Verilog.

Tuttavia, mi chiedevo come fare in VHDL:

In Verilog, io uso # ifdef ...# endif per rendere il codice in alto modulo adatto sia per la simulazione e la sintesi.Posso fare la cosa equivalente in VHDL?Libro di testo mi ha detto una "entità" può avere diverse "architettura" per fini diversi.In questo caso, semplicemente il "entità"-ies per la simulazione e per la sintesi sono diversi, ma funzionalmente sono lo stesso.Ad esempio, un modulo di simulazione prende il proprio input da un file e un modulo di sintesi deve il suo input dal pin.Qualsiasi suggerimento?

 

[the_penetrator]

presto detto:
> Mi chiedevo come fare in VHDL:

OK, andare avanti.

> In Verilog, io uso # ifdef ...# endif per rendere il codice in alto modulo adatto> sia per la simulazione e la sintesi.Posso fare la cosa equivalente in
> VHDL?

Sì.Con la condizionale generare istruzioni.E 'facile e potente.Lo faccio un sacco (o non includere un modulo specifico, o selezionate tra i moduli completamente diverso)

> Libro di testo mi ha detto una "entità" può avere diverse "architettura" per
> Scopo diverso.In questo caso, semplicemente il "entità"-ies per la simulazione
> E per la sintesi sono diversi, ma funzionalmente sono lo stesso.

Solo le architetture (può o non può) diversi.

> Per esempio, un modulo di simulazione prende il proprio input da un file e un
> Modulo di sintesi deve il suo input dal pin.Qualsiasi suggerimento?

Ho fatto a lungo di questo con l'inizializzazione della memoria di istruzioni.Ho una stringa generica e una simulazione di codice specifico.Per i simulazione di leggere il file specificato.Per la sintesi, si deve escludere questa parte dalla compilazione (con la sintesi pragma strumento) o si può fare anche con questo genera ...Ma penso che il primo metodo è più desiderata.

Verificare anche la LPM (libreria di moduli di parametri) utilizzate da Altera FPGA.Xilinx ha anche qualcosa di simile.La LPM ha elementi di memoria caricabili (file di inizializzazione), per la simulazione.Gli stessi elementi vengono utilizzati per la sintesi.Anche in FPGA è possibile precaricare le memorie dal flusso di bit, ma questo non è portabile VHDL.

salute

the_penetratorŠ

 

[DJ_Dream]

Yeah - Verilog e VHDL sono diverse lingue, ma con lo stesso concetto! DJD