| Autore | Messaggio |
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Pratibha md
Iscritto il: 01 mar 2007
Messaggi: 221
Ha aiutato: 148
|  17 Marzo 2009 12:50 Sync o async design? | | |
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| È sincrona o asincrona design preferito?
PLZ motivazione. Design Async è di solito infered da un dispositivo di chiusura nella progettazione di FPGA, mentre la progettazione di sincronizzazione da un flop.
Così, che è la migliore idea di progettazione? |
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| 17 Marzo 2009 12:50 Annunci | | |
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khamitkar.ravikant
Iscritto il: 15 luglio 2008
Messaggi: 228
Ha aiutato: 114
Location: Italy
| 17 Marzo 2009 13:37 Sync o async design? | | |
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| è sempre meglio avere sincronizzazione. design come output flip flop a un determinato momento sono prevedibili e la occure eventi in occasione di eventi di clock per cui è sempre meglio usare sync. progettare.
se U andare per async. concezione, e quindi le prestazioni del chip FPGA ottenere hamperd e u non si ottengono risultati migliori.
se u desidera verificare l'Xilinx stesso anche dà stesso avvertimento quando usano un linguaggio u modelli.
U può andare a Xilinx ISE's Edit -> lingua template -> VHDL -> sintesi costruire -> esempio di codifica -> e poi u possibile controllare qualsiasi degli esempi che è sincronizzato. o async.
Xilinx darà avviso circa async. disegni.
verificare che. |
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Pratibha md
Iscritto il: 01 mar 2007
Messaggi: 221
Ha aiutato: 148
| 18 marzo 2009 5:25 Re: Sync o async design? | | |
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| Innanzi tutto vorrei ringraziarvi per la risposta.
Ho provato uno async flip flop D in ISE. Ma non ho avuto nessun avvertimento. Sto usando ISE 9,1
Can you plz suggerire in che modo posso imparare l'analisi Timing nella progettazione front-end? Voglio dire qualsiasi versione di strumenti di valutazione? |
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radix
Iscritto il: 23 luglio 2002
Messaggi: 157
Ha aiutato: 5
| 18 Marzo 2009 20:11 Re: Sync o async design? | | |
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| Pratibha MD,
Che cos'è un async flip-flop in VHDL / Verilog?
Un flip-flop è ciò che rende effettivamente un design sincrono in quanto si tratta di un elemento di clock. Altri circuiti digitali quali AND, OR, XOR, e MUX sono dispositivi async, ma flop e contatori di cambiamento su fronti di clock e di acquisire lo stato di altri dispositivi async.
Si potrebbe desiderare di prendere un libro sulla progettazione digitale per prendere familiarità con alcuni dei concetti. Veramente design async si suppone sia un'alternativa ancora più bassa potenza per la progettazione di sincronizzazione in quanto non si dispone di Free Running orologi.
La maggior parte dei modelli in FPGA / ASIC sono disegni di sincronizzazione. O almeno cercare di essere! 
Radix |
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