sincrona e asincrona

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s_vlsi

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26 maggio 2006 13:56 sincrona e asincrona

qualcuno può dirmi la differenza tra reset sincrono e aynsynchronous con il codice Verilog?
reset che dobbiamo andare per? Interrogazione

Thanks & Regards

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sree205

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27 maggio 2006 8:40 sincrona e asincrona

Perché non do u leggere il giornale su ripristina da Cummings Clifford? questo link è un documento su ripristina, questo aiuterà la vostra comprensione.

http://www.sunburst-design.com/papers/

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louisnells

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27 maggio 2006 13:27 Re: sincrona e asincrona

In sincrono uno di reset che sta accadendo solo quando l'orologio è attivo (sia su ve in corso o-ve impulsi in corso). vale a dire: avete messo il reset del segnale fino a quando i campioni di clock esso.
Ma in asincrono di reset reset avviene istantaneamente.

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zainmirza

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27 maggio 2006 19:11 sincrona e asincrona

plz anche scrivere ca, cioè la trasmissione sincrona e asincrona Trasmissione.

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louisnells

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27 maggio 2006 19:30 Re: sincrona e asincrona

Se la trasmissione è synchrounous ci sarà qualche segnale di riferimento (orologio) che rende i peer coinvolti nella fase di comunicazione all'unisono. La connessione dal programmatore ICSP PIC al LC è sincrona, perché c'è un orologio di riferimento in ICSP.
Nella trasmissione asincrona non ci sarà alcun segnale di riferimento e quali. Ad esempio RS232 alcun segnale di clock at-all.

zainmirza ha scritto:

plz anche scrivere ca, cioè la trasmissione sincrona e asincrona Trasmissione.

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dsocer

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29 maggio 2006 4:45 Re: sincrona e asincrona

sincrona: sempre @ (clk posedge)
iniziare
if (RST == 0) ......
else ..............
fine

asincrona: sempre @ (clk posedge o rst negedge)

Penso che sia meglio in sincrono maggior parte delle applicazioni.

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sree205

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30 maggio 2006 12:36 sincrona e asincrona

Custodia di ottenere un ingresso asincrono, il modo di rendere la sincronizzazione senza metastabilità è quello di raddoppiare il flop di ingresso asincrono e di utilizzare l'uscita del flop secondo nella progettazione.

Lo stesso metodo vale anche per un segnale che attraversa da un dominio ad un altro orologio.

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shankarmit

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30 maggio 2006 14:13 Re: sincrona e asincrona

Reset Asynchornous è a prescindere dal clock e di reset agirà ..

utilizzare se reset = 1 allora ..

elsif (alway (at) orologio) ..

In sincrono .. reset solo se l'orologio è attivo (postive o negativo) .. e reset agirà

if (alwy (at) clocl)
if (reset) ..

Ci dispiace non sono buone in Verilog .. U scrivere in questo modo ..

Saluti
Shankar

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eelinker

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Ubicazione: Persia

21 luglio 2006 6:31 sincrona e asincrona

In nome di ---
divari constatati sono:
1) asincroni non ha clock e basato su porte di ritardo, piuttosto che flip-flop.
2) asincroni non è supportato da strumenti CAD, in modo che non è saggio per la progettazione asincroni.
3) Per ulteriori informazioni sulla progettazione asincrona riferimento alla ASCnotes.pdf nel web.
saluti

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vcnvcc

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21 luglio 2006 9:21 Re: sincrona e asincrona

alcuni punti synch reset ca. e asincrono

1. Reset ASINCRONA è veloce confronta per la sincronizzazione, richiede meno hardware, richiede meno potenza, ma
possibilità ci sono per violazione calendario per il reset asincrono.

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bansalr

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21 luglio 2006 10:19 Re: sincrona e asincrona

Plz vai al link qui sotto per avere più la discussione su async vs sync

http://www.deepchip.com/items/0396-01.html

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kaustubhkhole

Iscritto il: 21 gennaio 2006
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23 luglio 2006 18:34 sincrona e asincrona

Orologio e senza orologio!
questo è il più semplice ..... def

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23 luglio 2006 18:34 Annunci

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Haytham

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Località: Egitto

23 luglio 2006 21:53 Re: sincrona e asincrona

Salve
Reset sincrono mezzi per esempio il reset con il fronte del clock (sia pos o neg)
Mentre reset asincrono mezzi per ripristinare, quando mai la condizione di reset è attivo.
Una questione importante sul reset asynchrounous è che si deve e rimosso synchrnously dal modulo di ingresso di reset e questo è considerato come una questione in materia di integrazione di sistema.

il Verilog seguente è corretta

Quote:

sincrona: sempre @ (clk posedge)
iniziare
if (RST == 0) ......
else ..............
fine

asincrona: sempre @ (clk posedge o rst negedge)

IC per la progettazione digitale, utilizzare sempre il reset asynchrnous

Per la trasmissione sincrona significa che il segnale di clock è trasferita con i dati, mentre uno asincrono significa nessuna info clock a tutti.

Nella trasmissione asynchrnous, l'orologio è nuovamente estratti i dati FOM utilizzando circuito CDR (un'ora il ripristino dei dati) e poi i dati vengono sincronizzati con l'orologio di dominio ricevitore usando 2 FF almeno

Grazie

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