Electronics Forum

Regole | Recenti | RSS topic | Ricerca | Registrati | Entra

Design JK flip-flop


Post new topic Reply to topic EDAboard.com Indice del forum -> ASIC Design Metodologie & Strumenti (Digital) -> design JK flip-flop
Autore Messaggio
chihwt2003



Iscritto il: 07 lug 2005
Messaggi: 14


Post 21 settembre 2005 13:03

Design JK flip-flop


Salve,

C'è qualcuno che sa come costruire un JK flip-flop con porte di trasmissione o la logica porta complesse con un orologio positive edge attivato?

Grazie in anticipo.
Torna indietro
Google
AdSense
Google Adsense




Post 21 settembre 2005 13:03

Annunci




Torna indietro
nand_gates



Iscritto il: 19 luglio 2004
Messaggi: 907
Ha aiutato: 120


Post 21 settembre 2005 16:43

Re: design JK flip-flop


Acquista questo
http://www.csee.umbc.edu/ ~ plusquel/vlsi/slides/chap5_2.html
Torna indietro
Anjali



Iscritto il: 16 agosto 2005
Messaggi: 174
Ha aiutato: 8


Post 21 settembre 2005 16:44

Re: design JK flip-flop


posedge innescato JK = FF-JK ve fermo JK ve latch

latch possono essere progettati con porte di trasmissione facilmente.

per il fermo di progettazione passare attraverso il libro "fondamenti CMOS" (il titolo sarà così. dont know il titolo esatto, tutti i più tutte le persone seguiranno il libro)
Torna indietro
Versione araba Versione bulgara Versione catalana Versione ceca Versione danese Versione tedesca Versione greca English version Versione spagnola Versione finlandese Versione francese Hindi version Croatian version Indonesian version Versione italiana Hebrew version Versione giapponese Versione in lingua coreana Versione lituana Versione lettone Versione olandese Versione norvegese Versione polacca Versione portoghese Versione rumena Russian version Versione slovacca Versione slovena Serbian version Versione svedese Tagalog version Ukrainian versione Vietnamese versione Chinese version
Post new topic Reply to topic EDAboard.com Indice del forum -> ASIC Design Metodologie & Strumenti (Digital) -> design JK flip-flop
Pagina 1 di 1

subj

text

Tutti gli orari sono GMT 1 ora
Simili argomenti:
JK e SR derivazione flip flop da flip flop D (2)
Asincrona Flip Flop Design? (5)
Edge innescato design flip flop (3)
DC sintesi di sincronizzazione D-flip-flop di mappe flop unnexpected ... (2)
Tutte le flip-flop interno FPGA sono flip flop D? (7)
Orologio e Flip-Flop Problemi Design (1)
Come progettare un flip-flop D con l'insieme e la risistemazione basati su TSPC (1)
Flip Flop (2)
D Flip Flop (3)
JK flip flop! (1)


Abusi | | Administrator | | Moderatori | | Supportaci | | Mappa del sito
topic RSS